Multiplexer MCQ Quiz in हिन्दी - Objective Question with Answer for Multiplexer - मुफ्त [PDF] डाउनलोड करें

गणना:

उपलब्ध मल्टीप्लेक्सर में इनपुट लाइनों की संख्या 2ⁿ है।

एक वांछित मल्टीप्लेक्सर में इनपुट लाइनों की संख्या 2^N है।

वांछित मल्टीप्लेक्सर सर्किट के निर्माण के लिए आवश्यक व्यक्तिगत मल्टीप्लेक्सर की संख्या , वांछित मल्टीप्लेक्सर में इनपुट लाइनों की संख्या और उपलब्ध मल्टीप्लेक्सर में इनपुट लाइनों की संख्या के अनुपात के बराबर होती है।

अर्थात,

=

अवधारणा:

बहुसंकेतक:

बहुसंकेतक एक संयोजन तर्क परिपथ होता है, जिसे कई इनपुट लाइनों में से एक को एक सामान्य आउटपुट लाइन में स्विच करने के लिए डिज़ाइन किया जाता है।

• बहुसंकेतक या "MUX" एक संयोजन तर्क परिपथ होता है, जिसे नियंत्रण संकेत के अनुप्रयोग द्वारा एकल सामान्य आउटपुट लाइन के माध्यम से कई इनपुट लाइनों में से एक को स्विच करने के लिए डिज़ाइन किया जाता है।
• बहुसंकेतक एक समय में आउटपुट के लिए "चैनल" नामक कई इनपुट लाइनों को जोड़ने या नियंत्रित करने वाले बहुत ही सक्रिय बहु-स्थिति घूर्णक स्विच की तरह कार्य करते हैं।
• बहुसंकेतकों का उपयोग सीरियल डेटा को समानांतर रूप से परिवर्तित करने के लिए किया जाता है।

Additional Information

विबहुसंकेतक:

• विबहुसंकेतक एक संयोजन तर्क परिपथ होता है, जिसे एक सामान्य इनपुट लाइन को कई अलग-अलग आउटपुट लाइनों में से एक में स्विच करने के लिए डिज़ाइन किया जाता है।
• डेटा वितरक, जिसे विबहुसंकेतक या "डेमक्स (Demux)" के रूप में जाना जाता है, बहुसंकेतक के ठीक विपरीत तरीके से काम करता है।
• विबहुसंकेतक एक एकल इनपुट डेटा लाइन लेता है और फिर इसे एक समय में कई अलग-अलग आउटपुट लाइनों में से किसी एक पर स्विच करता है।

ब्लॉक आरेख दिखाए गए अनुसार होता है:

अनुप्रयोग:

विबहुसंकेतक इनपुट पर एक सीरियल डेटा संकेत को अपनी आउटपुट लाइनों पर समानांतर डेटा में परिवर्तित करता है जैसा कि नीचे दिखाया गया है।

विबहुसंकेतक का कार्य एक सामान्य डेटा इनपुट लाइन को 4 आउटपुट डेटा लाइनों A से D में से किसी एक पर स्विच करना होता है।

धारणा:

एक 4 × 1 MUX में

सत्य सारणी

Y = आउटपुट = S̅₁ S̅₀ I₀ + S̅₁ S₀ I₁ + S₁ S̅₀ I₂ + S₁ S₀ I₃

MUX में OR गेट द्वारा अनुगमित है AND गेट है

गणना:

परिपथ आरेख को पुनर्रेखांकित करके

∴ I₀ = 0, I₁ = 1, I₂ = 1, I₃ = 0 और (P = S₁, Q = S₀)

अब 4 × 1 MUX का आउटपुट है

Y = F = (P̅ Q̅) 0 + (P̅ Q)1 + (P Q̅) 1 + (P Q)0

∴ F = P Q̅ + P̅ Q = P ⊕ Q

∴ F = XOR (P, Q) 

उत्तर : विकल्प 3

स्पष्टीकरण :

हमें 8-से-1 बहुसंकेतकों का उपयोग करके 64-से-1 बहुसंकेतक बनाने की आवश्यकता है।

बहुसंकेतकों के पहले स्तर में आवश्यक 8-से -1 बहुसंकेतकों की संख्या:  ≡ 8

बहुसंकेतकों के दूसरे स्तर में आवश्यक 8-से -1 बहुसंकेतकों की संख्या:  ≡ 1

इसलिए, 64-से-1 बहुसंकेतकों बनाने के लिए आवश्यक 8-से-1 बहुसंकेतकों की कुल संख्या: 8 + 1 + 9

सही उत्तर विकल्प (1) है 

संकल्पना :

बहुसंकेतक :

• यह एक प्रकार का संयोजन परिपथ है जिसका वर्तमान आउटपुट केवल वर्तमान इनपुट पर निर्भर करता है।
• इसे मेमोरी रहित परिपथ के रूप में भी जाना जाता है क्योंकि इसमें पिछले आउटपुट को स्टोर करने के लिए कोई मेमोरी अवयव नहीं होता है ।
• बहुसंकेतक कई डाटा में से एक का चयन करता है 
• यह चुनी हुई लाइनों के बिट्स के आधार पर अपने इनपुट में उपलब्ध बहुत से डेटा में से एक का चयन करता है ।
• 2n इनपुट के लिए, चयन लाइनों की संख्या n होती हैं जो यह निर्धारित करती हैं कि कौन सा इनपुट किस आउटपुट से जुड़ेगा ।

दिए गए बहुसंख्यक परिपथ में, हमारे पास 8 इनपुट लाइनें हैं ।

∴ 2n = 8

2n = 23

दिए गए बहुसंकेतक परिपथ में, हमारे पास 8 इनपुट लाइनें हैं ।

n = 3

अंत में,  लाइनों की कुल संख्या ( n ) = 3 है

धारणा:

एक 4 × 1 MUX में

सत्य सारणी

Y = आउटपुट = S̅₁ S̅₀ I₀ + S̅₁ S₀ I₁ + S₁ S̅₀ I₂ + S₁ S₀ I₃

MUX में OR गेट द्वारा अनुगमित है AND गेट है

गणना:

परिपथ आरेख को पुनर्रेखांकित करके

∴ I₀ = 0, I₁ = 1, I₂ = 1, I₃ = 0 और (P = S₁, Q = S₀)

अब 4 × 1 MUX का आउटपुट है

Y = F = (P̅ Q̅) 0 + (P̅ Q)1 + (P Q̅) 1 + (P Q)0

∴ F = P Q̅ + P̅ Q = P ⊕ Q

∴ F = XOR (P, Q) 

संकल्पना:

ऊपर दर्शाये 2 × 1 MUX के लिए आउटपुट फलन F को निम्न रूप में व्यक्त किया गया है:

F = S̅₁ I₀ + S₁I₁

अर्थात् जब S₁ = 0 है, तो I₀ आउटपुट में संचारित होती है। 

और जब S₁ = 1 है, तो  I₁ आउटपुट में संचारित होती है। 

विश्लेषण:

दिए गए परिपथ को निम्न रूप में पुनःबनाया गया है:

F₁ = S̅₁ w + S₁ w̅

F₁ = S₁ ⊕ w

अब, आवश्यक फलन f निम्न होगा:

F₂ = F = S̅₂F₁ + S₂F̅₁

F = S₂ ⊕ F₁

F = S₂ ⊕ S₁ ⊕ w

बहुसंकेतक:

• एक बहुसंकेतक कई से एक डेटा चयनकर्ता है। 
• बहुसंकेतक चयन रेखा पर बिट के आधार पर इसके इनपुट पर उपलब्ध कई डेटा में से एक डेटा का चयन करता है। 
• 2m इनपुट के लिए m चयन रेखाएं होती है जो यह निर्धारित करती है कि कौन-से इनपुट को आउटपुट से जोड़ा जाना है, अर्थात्

नियंत्रण रेखाओं की संख्या = log2(इनपुट रेखाओं की संख्या)

इसलिए, m नियंत्रण रेखाएं 2m संयोजन निर्मित कर सकते हैं। 

उदाहरण:

Given:

Control lines in a multiplexer is 5.

5 control lines can create 25 = 32 combinations

Hence, the size of Mux is 32 ∶ 1

संकल्पना:

4 × 1 MUX में 

सत्य-सारणी

Y = आउटपुट = S̅1 S̅0 I0 + S̅1 S0 I1 + S1 S̅0 I2 + S1 S0 I3

MUX में OR गेट के बाद AND गेट शामिल है। 

गणना:

परिपथ आरेख को पुनः-बनाने पर

∴ I0 = 1, I1 = 0, I2 = 0, I3 = 0 & (x= S2, y = S1)

अब 4 × 1 MUX का आउटपुट निम्न है

Y = F = S̅₁ S̅₂ I0 + S̅1 S₂ I1 + S1 S̅₂ I2 + S1 S₂ I3

F = x̅ y̅ 1 + x̅ y 0 + x y̅ 0 + x y 0

∴ F =  x̅ y̅  = 

अवधारणा:

एक 2 × 1 MUX को ऊपर दर्शाया गया है, आउटपुट फलन F को निम्न के रूप में व्यक्त किया जाता है:

F = S̅1 I0 + S1I1

यानी जब S1 = 0, I0 आउटपुट पर प्रसारित होता है।

और जब S1 = 1, I1 आउटपुट पर प्रसारित होता है।

अनुप्रयोह:

दिए गए MUX के लिए, आउटपुट अभिव्यक्ति होगी:

Y = A̅ B + AB̅ 

Y = A XOR B

संकल्पना:

अर्ध योजक:

अर्ध योजक एक अंकगणित संयोजी परिपथ है जो दो संख्याओं को जोड़ता है और आउटपुट के रूप में योग बिट (s) और कैर्री बिट (C) को उत्पादित करता है। 

यदि A और B इनपुट बिट हैं, तो योग बिट (s), A और B का XOR है और कैर्री बिट (C), A और B का AND होगा। 

अर्ध योजक की सत्य सारणी नीचे दी गयी है

S = A ⊙ B

C = A ⋅ B

अर्ध योजक केवल दो इनपुट बिट (A और B) को जोड़ सकता है और यदि कोई इनपुट होती है, तो यहाँ कैर्री के साथ करने के लिए कुछ नहीं है। 

इसलिए यदि अर्ध योजक के इनपुट में एक कैर्री है, तो इसे नजरअंदाज कर दिया जायेगा और केवल A और B बिट को जोड़ा जायेगा, जिसका अर्थ है कि द्विआधारित संयोजन प्रक्रिया पूर्ण नहीं है और यही कारण है कि इसे अर्ध योजक कहा जाता है। 

बहुसंकेतक (MUX):

बहुसंकेतक (MUX) नियंत्रण सिग्नल के अनुप्रयोग द्वारा एकल सामान्य आउटपुट रेखा के माध्यम से कई इनपुट बिट में से किसी एक बिट को स्विच करने के लिए डिज़ाइन किया गया एक संयोजी तर्क परिपथ है। 

4:1 Mux का आउटपुट समीकरण निम्न है 

Q = a̅ b̅ A + a̅ b B + a b̅ C + a b D

गणना:

दिया गया है:

A = 1 ; B = 1 ; S₀ = निचला बिट 

S₁ = ऊपरी बिट

हम अर्ध योजक के आउटपुट को जानते हैं 

S = A ⊙ B

C = A ⋅ B

∴ S = 1 ⊙ 1 = 0

C = 1.1 = 1

EXOR

AND

अब, MUX का आउटपुट निम्न है 

Y = S̅₁ S̅₀ I₀ + S̅₁ S₀ I₁ + S₁ S̅₀ I₂ + S₁ S₀ I₃

जहाँ

S₁ = S = 0

S₀ = C = 1

∴ Y = 0̅.1̅ . I₀ + 0̅ . 1 . I₁ + 0.1̅.I₂ + 0.1.I₃

Y = 1.0.I₀ + 1.1.I₁ + 0.0.I₂ + 0.1.I₃

Y = 0 + I₁ + 0 + 0

Y = I₁

सूचना:

यदि कोई ऊपरी बिट के रूप में ‘S0’ और निचले बिट के रूप में ‘S1’ लेता है, तो यह निम्न रूप में गलत उत्तर प्रदर्शित करेगा। 

Y = 1̅.0̅.I₀ + 1̅.0̅.I₁ + 1.0̅.I₂ + 1.0.I₃

Y = 0.1.I₀ + 0.0.I₁ + 1.1.I₂ + 1.0.I₃

Y = 0 + 0 + I₂ + 0

Y = I₂

गणना:

दिए गए MUX के लिए, आउटपुट को निम्न द्वारा दिया जाता है,

दिया गया है I₀ = X, I₁ = Y, I₂ = X और I₃ = 0

और, 

= 0 + X̅Y + XY̅ + 0

= X̅Y + XY̅

= X ⊕ Y (X-OR गेट)

तो, विकल्प (3)

पहले बहुसंकेतक  का आउटपुट होगा:

A = U̅V̅0 + U̅V.1 + UV̅.1 + UV.0

A = (U̅V + UV̅)   ---(1)

अब, दूसरे बहुसंकेतक  का आउटपुट होगा:

F = A.(W̅ X̅) + A(W̅X) + 0.(WX̅) + 0.(WX)

F = AW̅ (X̅ + X) = AW̅

समीकरण (1) से A को रखने पर, हम प्राप्त करते हैं:

F = (U̅V + UV̅) W̅

इंटीग्रेटेड सर्किट (IC):
एक IC में कई परिपथ घटक होते हैं जैसे प्रतिरोधक, ट्रांजिस्टर आदि।
वे वांछित इलेक्ट्रॉनिक कार्य करने के लिए एक छोटे पैकेज में परस्पर जुड़े हुए हैं।
ये घटक अर्धचालक पदार्थ की एक छोटी चिप के भीतर बनते और जुड़े होते हैं।

इंटीग्रेशन का पैमाना:

एक मानक आकार IC में लगे घटकों की संख्या इसके इंटीग्रेशन पैमाने का प्रतिनिधित्व करती है, यह घटकों का घनत्व है।
इसे इस प्रकार वर्गीकृत किया गया है:

• SSI (स्माल स्केल इंटीग्रेशन):
  इसमें 100 से कम घटक (लगभग 10 द्वार) हैं।
  उदाहरण: MOS चिप्स
• MSI (मीडियम स्केल इंटीग्रेशन):
  इसमें 500 से कम घटक होते हैं या 10 से अधिक लेकिन 100 से कम गेट होते हैं।
  उदाहरण: बहुसंकेतक , डिकोडर, काउंटर और रजिस्टर।
• LSI (लार्ज स्केल इंटीग्रेशन):
  यहां घटकों की संख्या 500 से 300000 के बीच है या 100 से अधिक गेट हैं।
  उदाहरण: संगीत वाद्ययंत्र, MP3 डिकोडर और टेलीफोनी रिसीवर, माइक्रोप्रोसेसर।
• VLSI (वेरी लार्ज स्केल इंटीग्रेशन):
  इसमें प्रति चिप 300000 से अधिक घटक होते हैं।
  उदाहरण: वेरिलोग, सिस्टम वेरिलोग, और VHDL, CPU, ROM, RAM।
• VVLSI (वेरी वेरी लार्ज स्केल इंटीग्रेशन):
  इसमें प्रति चिप 1500000 से अधिक घटक होते हैं।
  उदाहरण: इंटेल 486, पेंटियम श्रृंखला प्रोसेसर।

धारणा:

एक 4 × 1 MUX में

सत्य सारणी

Y = आउटपुट = S̅1 S̅0 I0 + S̅1 S0 I1 + S1 S̅0 I2 + S1 S0 I3

MUX में OR गेट द्वारा अनुगमित है AND गेट है

गणना:

परिपथ आरेख को पुनर्रेखांकित करके

∴ I0 = 0, I1 = 1, I2 = 1, I3 = 1 और (x = S1, y = S0)

अब 4 × 1 MUX का आउटपुट है

Y = F = S̅1 S̅0 I0 + S̅1 S0 I1 + S1 S̅0 I2 + S1 S0 I3

F = x̅ y̅ 0 + x̅ y 1 + x y̅ 1 + x y 1

∴ F = x + y